華為提出τ縮放定律，尋找製程微縮之外的晶片演進路徑

τ（讀作tau，華為中文寫成韜）是希臘字母中的第19個字母，在物理、電子工程與數學領域經常被用來表示時間常數（Time Constant），也就是系統完成變化或訊號傳播所需的特徵時間。與傳統透過縮小電晶體尺寸提升效能不同，τ縮放定律目標是縮短從元件、電路到系統層級的訊號傳輸與執行時間，以提升效能、能源效率及電晶體密度。

華為常務董事、ICT基礎設施業務管理委員會主任何庭波於名為《實踐中的新半導體路徑》的演講中表示，隨著電晶體尺寸持續縮小，傳統摩爾定律正逐漸遭遇物理極限與成本效益遞減等挑戰。全球半導體產業不僅面臨電晶體微縮速度放緩，也面臨單位成本下降效益逐漸消失，因此需要新的技術路徑支撐日益成長的運算需求。

根據華為的說明，τ縮放定律會從元件、電路、晶片到系統層級同步優化。在元件層級上，將透過降低電晶體與互連線的電阻、寄生電容，減少訊號傳遞延遲；電路層級則導入LogicFolding架構，打破傳統平面電路布局限制，縮短關鍵訊號路徑，降低訊號傳播時的負載。

晶片層級則整合軟體、系統架構與矽晶片設計，依照不同工作負載更精細地控制指令與資料流，以提升執行效率。到了系統層級，將以UnifiedBus（靈衢總線）重新設計大型運算系統的互連方式，讓AI叢集可支援統一記憶體定址與原生記憶體語義，進一步降低節點間通訊延遲。

華為表示，過去6年間已設計並量產381款基於τ縮放定律的晶片，預計2026年秋季推出的新一代Kirin晶片將首次採用LogicFolding架構，到了2031年其高階晶片電晶體密度可達相當於14Å（1.4奈米）製程的等效水準。

外媒多將華為的τ縮放定律視為中國在美國出口管制下，尋找先進晶片替代路徑的嘗試，而非真正突破1.4奈米製程。此外，τ縮放定律並非完全從零開始的新物理定律，而是華為將3D整合、縮短互連、軟硬體協同與系統級優化等既有半導體發展方向，重新整合為一套以時間延遲為核心的新框架。